ise综合优化

在ISE里面，将verilog语言综合后，下载到FPGA里面去验证的时候，发现一个问题：将某些信号拉出来做测试引脚时，会造成电路工作不正常，而将其去掉则电路不受影响。求助大虾们，有碰见过这种问题吗，我现在已经将ISE里面的某些优化选项去掉了，但是问题依旧在，请大虾不吝赐教，感谢万分！悬赏一百信元

我遇到过，代码问题。

直接去掉就行了，或者直接改代码

代码问题主要是指哪方面的呢?

修改代码主要在哪些地方修改呢

   总归是有不合理的地方！