DDR DQS信号的用途讨论

在DDR的写操作中，DQS信号用来做写数据的时钟；在DDR的读操作中，DQS信号和数据边缘对齐，应该可以作为寄存器采样数据的使能端；但是由于Cas Latency可以在配置模式寄存器时确定，可以直接由它来定时，自己生成相关信号。
DQS在数据读操作中究竟如何用比较好呢，请大家踊跃发言……

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读时，俺没用DQS

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那DQS在读操作时与数据边缘对齐的目的是什么呢?如果读时DQS信号无用，那DDR还将它设计成双向信号干什么呢?

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不知道呀

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读时俺也不敢通过DQS来读数据，相对时钟信号有漂移

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不知道高手们都是怎样处理的

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给DQS加45度相位偏移不就可以用了。167Mhz以下可以不用DQS，但是167Mhz以上非用DQS不可。否则无法保证读取数据的稳定。

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sorry，是90度，不是45度。

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用dqs的边沿去读?

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是的。

怎么准确、可靠的去移相呢，又不能对DQS使用DPLL，而且可能有多个DQS信号
难道用高速时钟来移相?或者用RC来移相?
hello2000 老大是用什么方法做的

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atuhappy ,你用fpga设计过DDR sdram控制器?用的是何器件?

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没有使用FPGA验证
只是使用ddr的模型验证了一下

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你那里有没有参考设计?能不能上传到ftp上?

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就是altera的那个

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我对DQS的理解：
    读取DDR的数据时，DDR的DQ是随着DQS变化，在DQS的每一个沿出现下一次的数据。在fpga设计中，用DQS锁存DQ，然后在fpga内部再用时钟同步数据。不知这样理解对否?
    我阅读Micron的MT46V128M4的资料时，在Figure 40: x4, x8 Data Output Timing – tDQSQ, tQH, and Data Valid Window图中，感觉上述的理解又不太对，希望讨论一下

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一般使用两种方法。可能还有其它的方法。
第一种，在PCB上加延时线产生相移，这种方法套片上用的比较多。
第二种，用FPGA内部的延时线。但是具体实现比较复杂，最好有FPGA
厂家的支持。不同的厂商方法不同。不过做起来也没什么的。建议采用
IP CORE。毕竟FPGA的其它复杂逻辑才是重点。一般用到DDR的FPGA设
计都不会是简单的设计。

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   你说的是对的。我刚刚再看Altera提供的Cyclone的资料。在读DDR数据时，他采用DQS 90度相移的办法。套片上采用PCB延迟线的方法，我觉得只是在时钟频率固定的情况下采用此种方法。
  采用IP core，由于是个人开发，买不起。初步设计DDR sdram，有问题，向你请教

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在PCB上采用延迟线，那么输出时DQS不也是被延迟了吗
难道输出时要把DQS提前一个相位

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在写DDR 时，DDR也是根据DQS来锁存数据，关键是DQS线和DQ线长度相同

感觉Data Valid Window不是能确定

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是否使用2倍的时钟了?

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我的理解是DQS可以作为读操作时数据的存储控制信号。比如当作触发器的使能端,采用2倍频时钟锁存数据,从而可以实现数据的前后拼接(如在66bit-PCI接口中将从DDR中读出的32-bit数据拼接为64bit的PCI数据)，或者作为FIFO的数据写控制信号等等。

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Altera的资料里没有用2倍的时钟。它是采用将DQS固定延迟一定的时间，譬如3ns，这需要根据你的ddr sdram参数决定。fpga内部首先用DQS锁存DQ数据，然后产生一个同步时钟，这个时钟与DQS有一定的相位关系，再用时钟锁存数据，再将被锁存的数据送入其他逻辑，进行处理。同时还要注意DQS的postamble。

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能不能把资料发上来看看

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可以，我上传到ftp上，在目录  /综合设计资料/Altera/DDR sdram参考资料

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谢了

xialai kankan