关于ALTLVDS_TX和ALTLVDS_RX的问题
自己先顶一下！期待高手的回复啊~
小编没有RX的设置参考时钟吗?
参考时钟是哪个参数的配置来设置的啊?我没找到……
我是个新手，请多指教哦！~
是不是时钟的问题啊?我开始的时候也是会出现这样的问题，后来把设置的时钟修改了一下酒好啦
谢谢！我改了下连接时钟的相位，用modelsim仿真确实是出现了正确的波形，但是在用quartus进行编译综合的时候却又出现了下面的两个错误：
Error: Clock input port inclk[0] of PLL "lvds_rx_7b:lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_7b_lvds_rx:auto_generated|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
Error: datain port of HSDI receiver atom "rx_0" must be fed by input pin that does not feed any other logic
这两个错误所在的文件是quartus生成的文件，并不是我手动写或修改的文件，所以不清楚是怎么回事……
我原来在顶层是将TX的输出和RX的输入连起来了，后来把他们的输入输出都当做顶层的输入输出就不报错了。
想再请教一下，你当时改时钟是在生成rx、tx的ip的过程中通过配置改的还是在设计中在接口上改的啊?
我也不懂这个，始终和数据分别直接连编译不能通过，所以我干脆先不连，各自走各自的。你们解决了吗?
我的也是时钟和数据如果分别连起来的话编译无法通过，后来我考虑因为tx与rx应该是在外围连接的，不应该是在fpga内部连得，所以也是各走各的了。现在主要是modelsim我虽然得到了正确的波形，但是是在tx与rx连接的过程中首先将tx_outclock取反后才连到了rx_inclock上的，虽然得到了正确的波形，但是在真正使用rx和tx的时候貌似是不允许这种改动的，所以还是不是很清楚是哪里的问题……
ALTLVDS_TX和ALTLVDS_RX的用途是用于FPGA与外围芯片（AD,DA等高速芯片）和FPGA之间连接使用的。如果像小编这样在FPGA内部使用,由于FPGA本身架构的原因，不能实现的。而且这样做也没有什么实际意义。
通常在使用LVDS和FPGA传输数据的过程中需要注意的问题
1）时钟和数据的相位关系，在IP核内部时钟的相位是可以调整的，小编可以看看。同时还要注意IO约束
2）数据的字边界问题，小编如果选择串行比例是1:8，则外部的串行线的位宽为1，内部并行数据位宽为8。那么实际使用时，可能需要判定8位并行数据的起始位是那一个。导致的这个问题的原因很多，比如数据源芯片和目的芯片不同时上电等。解决这个需要使用对齐字操作。
谢谢！
不过我把tx与rx的时钟和数据直接连起来主要是想用modelsim仿一下波形，因为那两个都是用quartus生成的ip，而它自带的说明文档也没有介绍它们的时序什么的，所以就想看看是不是能够满足我设计的需要。
我生成了一个很简单的就是单通道、7bit的tx和rx，当将tx_outclock取反后与rx_clock相连则能够的到正确的波形。然后我看了一下tx的输出时钟与输出数据的相位偏移最大只有四十几度而已（受divide=7的影响），无法达到180度，所以我就改动了rx的输入时钟和输入数据的相位偏移（改为180度），但是得到的数据还是不对的……不知道是不是还有那个地方设置的有问题或者是仿真的问题?……
期待您的指教！~
我尝试了一下，用两块FPGA,一块收（cycloneiii quartus9.0），一块发（cyclone iv quartus11.0）。所以始终是分开的。我在发端输入给的是如1110，但是收端输出得到的是变化的如1110,0111,1011等，仿佛是对1110进行了移位，请问这是什么原因，是因为缺乏同步么?
盼各位大侠指导！
你好，能不能帮帮我?我老师想让我验证下ALTLVDS_RX功能，想想很简单，可是我弄了好久就是验证不出来，仿真的波形总不对，看你们也在谈论相关的问题，我就进来了，万分感谢！
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据我所知tx的数据时钟相位差是可控的，但是恢复的时候则是不可控的。这个问题曾经困扰了我很久，我也当面咨询过FAE，得到的答复是不保证每次上电后恢复时钟和数据相位差恒定。实验也确实验证了这个结论，但是我后来通过遍历参数还是找到了一个经验值使每次上电复位后恢复时钟和数据相位差恒定。
要达到什么样的呢，我都不知道呢