verilog的testbench中表示某个信号为1后（每个clk判断一次），才执行后面的程序？

新手，咨询大神做法！
   1.我现在想写一个task，这个task是用来执行apb总线写操作的，但是写操作的前提是apb的ready信号等于1。 所以，task中必须每隔一个clk判断ready是否等于1，如果不等于1，则继续等待；如果等于1，则执行后面程序。  
   2. task中的语句属于串行的吗?
求大神指点！

wait(signal == 'h1 )
“后面的程序

1、有办法：
forever begin
@（posedge clk）
if(ready==1)
...
end
2、 task begin ... end
里面是顺序执行的。

    多谢指点