有人用altera的dcfifo吗？讨论讨论
时间：10-02
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altera的异步fifo：dcfifo
我在使用时候，做后防时发现，读写时钟一样频率，但相位稍微不同，modelsim仿真时会有warning说，建立时间违背了（dcfifo内部的信号）
不知道这是不是dcfifo的特性?
我在使用时候，做后防时发现，读写时钟一样频率，但相位稍微不同，modelsim仿真时会有warning说，建立时间违背了（dcfifo内部的信号）
不知道这是不是dcfifo的特性?
en, the same question
the same question
那怎么办啊?
如果建立时间违规在Quartus中就应该查出来了吧?是不是没有对设计进行约束，比如set_false_path,set_clock_group等等。
我也遇到同样的问题
我的写时钟是48MHz，读时钟是100MHZ。
quartus里时序分析没有发现问题。
但是当我把写时钟改为读时钟的整数倍时 警告就消失了
我想这会不会是这个ip核本身存在问题啊
ALTERA的 Megafunction，与芯片底层的硬件资源不是一一对应的映射关系（Primitives与底层的硬件资源的对应映射关系，就比较容易些），其时序特性与你的设计的总体逻辑规模有关（即你的设计所占用的芯片的硬件资源多少），因此在直接引用时 Megafunction，如果对底层的硬件资源有足够的了解，那么在设计时，参考一下芯片的时序模型，问题就会很少，或者根本不会出问题。
你是不是有同是读写同一地址的情况?
如果没有我觉得你可以不理会它
NAN JIE>>>>>>>>>>>>>>>>>
the same question
怎么完成写满读，读空写的代码控制，求助大神