请教时序约束
时间：10-02
整理：3721RD
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请问各位大侠，如果在一个工程中，晶振输入时钟clk1，然后通过DCM 产生clk2，clk3，clk4.那么在做时序约束的时候只要约束clk1，还是全部都要约束?
只需要约束clk1即可，xilinx会自动约束后面的时钟
Xilinx和Altera貌似都是要的，应该就是传说中的时钟组约束。Altera需要手动添加derive，xilinx好像就是一楼所说的自动添加，不过要不要把pll一起生成的xdc添加到工程里可以自己研究一下～