vcs仿真遇到的问题

时间：10-02 整理：3721RD 点击：

用vcs仿真synplify生成的fpga网表，报错如下：

Error-[MSOME] Max size of module exceeded
../testbench/tb.v, 18
The size of module 'tb' exceeds the limit of VCS compiler.
Please try splitting the module or using 64-bit VCS.

请教必须安装64-bit VCS，还是其他原因引起的?

谢谢大家

貌似是申请的memory太大

在tb中打印的数组太多?

上一篇：编写eeprom读写的一个小问题
下一篇：Diamond工具提示the port doesn't exist in the design怎么解决？

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器