关于FPGA的设计思想讨论-流水线

1、由于之前的设计一直是接口低速的设计，使用Verilog实现简单的接口数据转换，没有涉及到复杂的逻辑设计，使用的状态机也不是很复杂。所以没有没有涉及到“流水线”的设计思想。2、一直到到今年，做了一个网络相关的功能设计模块，使用状态机的时候感觉自己的状态机太复杂，几乎很难实现功能。即使能够实现，时序也可能会不能满足设计要求了。所以最后使用了“流水线”设计思想，把功能分为3~4步去完成。很好的实现了功能设计，而且大大的简化了逻辑的复杂度。第一次深刻体会到了这种设计思想的好处。
3、然而在最近的一次面试的时候，我提到过使用“流水线”去优化状态机的代码的时候。面试官好像很赞同的说“入门了”。我也才意识到“流水线”是大家常用的一种编程思想，在此抛砖引玉，希望能大家都发表一下自己的建议，说说还有哪些常用的设计思想，谢谢。