modelsim仿真问题

我在一个单独的文件里定义了很多parameter，然后在其他文件了`include这个文件，
在modelsim编译的时候出现如下错误：
Global declarations are illegal in Verilog 2001 syntax
请高手指点一下该怎么做呢?

用`define

网上下载的lattice的一个源程序，如果要用`define，要改很多地方，我想既然他们这样写，应该也可以吧?

已经解决了，这种文件不能编译，直接include就可以了

   多谢小编了，还有单独定义function的文件也不用编译

怎么include 小编能不能说清楚点