微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > D触发器搭建的二分频 对时钟频率是否有限制?

D触发器搭建的二分频 对时钟频率是否有限制?

时间:10-02 整理:3721RD 点击:
如题所示,最高频率能达到多少,这个该怎么分析,烦请各位解答一下,谢谢!

这个应该是由FPGA本身性能 + 分频后时钟的布线等使用情况决定的吧!

笔试中有这么一道题目,问最高频率是多少?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top