请教xilinx k7325t pcie core仿真的问题
时间：10-02
整理：3721RD
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大家好： 我用core generator生成一个pcie核之后，新建工程，将所有必要的文件都加进去了，然后ISE提示以下错误：
simulation/dsport/pci_exp_usrapp_rx.v" Line 56: Cannot open include file "board_common.v".
simulation/dsport/xilinx_pcie_2_1_rport_7x.v" Line 57: Cannot open include file "board_common.v".
simulation/tests/sample_tests1.v" Line 2: Syntax error near "else".
这里只列出了一部分。
我想问的是为什么会出现include不能打开的错误；sample_test1.v文件为什么会有语法错误?
这些问题应如何解决?
simulation/dsport/pci_exp_usrapp_rx.v" Line 56: Cannot open include file "board_common.v".
simulation/dsport/xilinx_pcie_2_1_rport_7x.v" Line 57: Cannot open include file "board_common.v".
simulation/tests/sample_tests1.v" Line 2: Syntax error near "else".
这里只列出了一部分。
我想问的是为什么会出现include不能打开的错误；sample_test1.v文件为什么会有语法错误?
这些问题应如何解决?
将所有的include 用原代码替代，就能解决这个问题，