modelsim门级仿真error loading design

用DC综合后生成的netlist进行门级仿真，工艺库、门级网表、测试文件都已加入到库中编译通过，不加测试直接仿真门级网表没有问题，加上测试仿真测试文件就会有error loading design。
这是netlist的主module

1. module fsm_practice1_netlist ( rst, clk, in, out );
   
2. input  rst, clk, in;
   
3. output out;
   
4.     wire \cs[1] , \cs[0] , \cs47[0] , n59, n63, n64;
   
5.     NAND2HD1X U15 ( .A(n59), .B(\cs[0] ), .Z(n64) );
   
6.     AND2HD1X U16 ( .A(\cs[1] ), .B(in), .Z(out) );
   
7.     MUXI2HD1X U17 ( .A(n64), .B(\cs[0] ), .S0(in), .Z(n63) );
   
8.     FFSEDCRHD1X \cs_reg[1]  ( .CK(clk), .D(1'b1), .E(\cs[0] ), .Q(\cs[1] ),
   
9.         .QN(n59), .RN(in), .TE(rst), .TI(1'b0) );
   
10.     FFDHD1X \cs_reg[0]  ( .CK(clk), .D(\cs47[0] ), .Q(\cs[0] ) );
    
11.     AOI21B2HD2X U20 ( .AN(out), .BN(n63), .C(rst), .Z(\cs47[0] ) );
    
12. endmodule

复制代码

这是tb文件

1. module tb_fsm_practice1();
   
2.         reg rst,clk,in;
   
3.         wire out;
   
4.         initial
   
5.         begin
   
6.                 rst=1'b1;
   
7.                 clk=1'b0;
   
8.                 #5 rst=1'b0;
   
9.                 #150 $stop;
   
10.         end
    
11.         always #1 in=$random%2;
    
12.         always #1 clk<=~clk;
    
13.         fsm_practice1_netlist m1(rst,clk,in,out);
    
14. endmodule

复制代码

哪里有问题吗?

！

在tb第一行加入`timescale 1ns/1ps就ok了