verilog的testbench如何dump VHDL的波形

时间：10-02 整理：3721RD 点击：

我用的是NC-SIM+Debussy的仿真环境，整体模块以及testbench都是用verilog写的，但其中有个VHDL的ip。现在当我在testbench中想dump该VHDL中一个子模块的波形时（$fsdbDumpvars(1,top.vhdl.submodule)），显示Novas error：Unlist design language type，fsdbDumpvars的第二个参数不合法，请问该怎么办?
PS. 我为该子模块设置了 use.work.novas.all，LD_LIBRARY_PATH也选择了混合编译，还是不行，难道只能换modelsim么?
谢谢！

联合modelsim怎么设置?

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