求大神教下Verilog的testbench编写方法

时间：10-02 整理：3721RD 点击：

求大神教下Verilog的testbench编写方法，我是新手，最近要学习testbench的编写方法，在网上找的最近觉得挺难看懂的，有学过的哥们求赐教，怎么样能简单的入门呢?

有看过什么资料或者书籍吗

我觉得你先把那本书上的简单testbench看懂就行了，主要是理解testbench的结构和原理；公司里面用的都是建立好的验证环境，所以你现在把基础知识学扎实才是重要的，这本书看懂之后可以看看System Verilog。

好的，我现在去看看那部分内容，还有我借了本《Verilog-HDL实践应用系统设计》，不知道这本书是否值得我看?

我现在想自己写testbench来测试自己写的一个程序，您觉得这样有必要吗e ?因为我每次要验证我程序的正确与否都得下到板子里，我觉得很烦。

这个语法跟一般的Verilog 代码几乎一模一样，只是多了一些可以用于测试的语句

有必要，想case\构建case 是做验证\测试的内功之一，可以在下板子之前根据RTL的功能点建一些case：比如2输入的加法器，你可以在reset后间隔一段时间输入一个数值，再间隔一段时间从2个输入端同时输入2个数值，分别看一下这两种情况结果的波形。主要还是学习这个过程和思路，不要搞的太复杂，意义不大。另外你说的那本书我也没看过，不好评论~

是啊我一也发现了呢

那本书这几天我看了3章真的是个很不错的testbench编写入门教程，比较傻瓜的那种。我觉得不错的推荐给和我一样的新手看看真的很有用。另外谢谢层主的指导~ 这书是图书馆借的~

简单仿真：

good ！

现在都么有testbench了，只有测试程序，夏宇闻书上有例程的

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