vcs进行verilog仿真，未仿真完毕就自动停止

vcs产生simv之后，在图形化界面运行simv，但是当运行到特定的时间419950ns时，就卡在那里了，不管等多久，右下角的状态都是显示的running，时间也都显示的是419950ns，手动stop，仿真结果也停止那个时间。
  但是，testbench中在该处并无任何断点之类，继续执行，依然如此。
  不使用图形界面，直接在terminal中执行./simv，进行仿真，一直卡住，也不报错。
  
  仿真所用的工程，在modelsim中进行仿真，十分正常。
  vcs使用的是2010，加了-full64选项，同时，各verilog文件中定义的timescale为1ns/1ns。
  不知如何才能让vcs完成所设定时间的仿真?

最终发现是testbench的问题。
发现刚好停止在一个计数的always块被触发的时候，而改always块中未有时钟。
给该always块中，加入时钟之后，仿真就OK了。
不过modelsim中，该always块中无时钟居然仿真结果是对的。