xilinx vivado HLS
时间：10-02
整理：3721RD
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大家好，最今我第一次使用xilinx vivado HLS，希望将一个C语言写成的演算法经由HLS转换成verilog，但是我查了一些网路资料，发现C转RTL会有时序的问题，那么vivado的软体在进行转换时是不是也需要注意时序问题?
设置好要求的频率，软件最后会给个所能达到的频率，达到你的要求就没有问题。
我用过300M时钟做矩阵分解，在板子上跑是没有时序问题的。
我在网络上看了一些资料说C次逐步执行但是verilog是并行执行，请问这样利用HLS转换的话vivado是否会考虑C执行顺序问题
一般算法类的都没有什么问题，会考虑执行问题