modelsim 中如何观察状态机信号

什么意思 modelsim中状态机信号不能看到吗?

根据你自己的写的激励文件，一步步观察啊

vhdl可以直接看，verilog只能看到 2进制代码，想要在verilog里面看，可以添加如下语句

1.         //        ref signals
   
2.         //FSM Parameter Define
   
3.         parameter        S_IDLE                = 2'd0;
   
4.         parameter        S_REQ                = 2'd1;
   
5.         parameter        S_WR                = 2'd2;
   
6. 
   
7.         reg                [1:0]        current_state        = S_IDLE;
   
8.         reg                [1:0]        next_state                = S_IDLE;
   
9. 
   
10.         //FSM for sim
    
11.         // synthesis translate_off
    
12.         reg                [63:0]                state_ascii;
    
13.         always @ ( * ) begin
    
14.                 case(current_state)
    
15.                         2'd0 :        state_ascii        <= "S_IDLE";
    
16.                         2'd1 :        state_ascii        <= "S_REQ";
    
17.                         2'd2 :        state_ascii        <= "S_WR";
    
18.                 endcase
    
19.         end
    
20.         // synthesis translate_on

我是用quartus13.1 版本调用的modelsim
   我用的就是vhdl 只能看到输入输出信号，但是看不到 定义的状态机的各个状态信号