微波EDA网，见证研发工程师的成长！

首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > spartan 6里的锁相环的使用

spartan 6里的锁相环的使用

时间：10-02 整理：3721RD 点击：

我想用pll把10MHz的输入倍频到100MHz, 这个100MHz很多地方要用到我希望它的时钟质量很好，所以想使pll ,而不是dcm.
但是pll 输入频率范围貌似有限制，必须大于19MHz，怎么破? 莫非要先用DCM 提高几倍频率然后再使用pll 吗?

ds162 看看dcm的频率限制

上一篇：有大神弄过xilinx xapp1052 dma for pcie那个工程吗
下一篇：关于sof文件和pof文件的问题

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类

热门文章

Copyright © 2017-2020 微波EDA网版权所有

Top