如何使用 cadence自带的 adc_dnl_8bit 测量 DNL
时间：10-02
整理：3721RD
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各位，请教个问题，在cadence发现了 adc_dnl_8bit这个元件，是verilogA的理想模型，现在的问题是，对于该block的out端口接ＡＤＣ的输入还是其他有些问题；以及如何跑仿真，是．ｔｒａｎ设置时间还是有其他的方法，大谢~
自问自答吧，昨天终于弄明白了，似乎.tran就能得到结果，但因为给的verilogA代码里面的上升时间设置的太大了，为30us，所以周期要设置大一点，这点也可以自己手动改，然后得到的DNL值会在input.dat里面，和input.scs在一个文件夹里的
vout是接到adc的输入吗?