VHDL

1. LIBRARY IEEE ;
   
2. USE IEEE.STD_LOGIC_1164.ALL ;
   
3. USE IEEE.STD_LOGIC_ARITH.ALL ;
   
4. USE IEEE.STD_LOGIC_UNSIGNED.ALL ;
   
5. 
   
6. ENTITY bj7  IS
   
7. PORT (A :  IN STD_LOGIC_VECTOR(6 DOWNTO 0) ;
   
8.       Y :  OUT STD_LOGIC ) ;
   
9. END ;
   
10. 
    
11. ARCHITECTURE BEHAVE OF bj7 IS
    
12. SIGNAL YI : STD_LOGIC ;
    
13. BEGIN
    
14.       PROCESS(A)
    
15.       VARIABLE TEMP : INTEGER ;
    
16.       BEGIN
    
17.         TEMP := 0 ;
    
18.         FOR I IN 0 TO 6 LOOP
    
19.            TEMP :=TEMP + A(I);
    
20.         END LOOP ;
    
21.         IF TEMP > 3  THEN
    
22.          YI <= '1' ;
    
23.         ELSE
    
24.          YI <= '0' ;
    
25.         END IF ;
    
26.       END PROCESS ;
    
27.       Y <= YI ;
    
28. END BEHAVE ;

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Error (10327): VHDL error at bj7.vhd(20): can't determine definition of operator ""+"" -- found 0 possible definitions

19行的A（I）改为A[I]试试

不好意思搞错了，Verilog和VHDL弄混了

A(I)为STD_LOGIC; TEMP为 INTEGER ，类型需要转换吧。

修改成  TEMP :=TEMP + conv_integer(A(I downto I));