请教virtex6时钟源的定义

在v6的项目中，我看到时钟源的定义：
NET "i_clk" TNM_NET = "i_clk";
TIMESPEC TS_i_clk = PERIOD "i_clk" 15.151 ns HIGH 50 %;
NET "i_clk" LOC = U23;
这是这个66M的时钟源，我想知道，这个66M的时钟是由片外晶振提供的么?
是固定的66M么?还是可以修改period来任意指定时钟频率?
只有U23的pin上才接有晶振么?
谢谢大家

有LOC约束，应该是外部提供的时钟输入，还要再看一下UCF或顶层文件中对该引脚声明的是输入还是输出；片外的时钟源一般应该是固定的，不能任意指定，除非是由可配置的锁相环或时钟分配器提供的；
时钟输入引脚的位置，跟你所用的电路板有关系，电路应该就是这么设计的。

   的确是外部时钟源输入，这是一个66M的晶振，我的问题是：既然是固定的66M时钟，那么有必要在时钟约束上再指定period么?

有必要，设计人员知道是66M的，ISE不知道是多高频率的；对片上要走的时钟信号进行约束，否则可能会出问题。我们有个同事有次对10M时钟信号没有加约束，认为频率比较低，结果设计出来的逻辑输出和预期的相差很多。

1、这个66M的时钟是由片外晶振提供的。
2、是根据外接的时钟频率，根据时间情况定义
3、不只有U23的pin上才接有晶振

   非常感谢，解决了我的一大疑问

   你好，我不知道 “根据时间情况定义”这句话怎么理解?

感觉lz不太清楚约束的概念，这个搞清楚了之后这些问题就很好理解了

有理