FPGA中如何产生延时,没有时钟的情况下
时间:10-02
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加buf经常被优化掉,求助各位大大
被优化掉的问题是可以添加“keep”属性来保留;不知道你的设计为何需要这样的延时?
用计数器计数就能延时
有时候加keep好像没什么用!
小编说没有时钟
