微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > SDRAM仿真问题

SDRAM仿真问题

时间:10-02 整理:3721RD 点击:
工作时钟100M, 仿真时在testbench中将外部模型时钟延迟3ns,命令和数据没有延迟,CL为2,当控制器发起四字burst读操作时,模型最后一个读数据持续时间不到一个周期,没有被控制器采样,导致读操作错误,模型是mt公司成熟模型,请问原因在哪?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top