关于从DDR中读数据用VGA显示的问题

时间：10-02 整理：3721RD 点击：

我用SPARTAN-6自动生成DDR3的IPCORE
在生成IPCORE的过程中，并没有选择FIFO深度的选项，好像自动生成的FIFO深度是64
在进行VGA显示的时候，深度是64的FIFO显然是不够的，
是否需要再加一个跟显示器行像素相对应的FIFO，以保证显示中数据的连续性

1 深度确实是64的
2 如果深度不够，可以使用多个数据fifo
3 也可以在mig外部用bram搭建fifo

额。不好意思打个岔。我的目的是把fpga处理过的RGB数据流以BMP格式存储到开发板上的DDR中，目前在原本的视频捕获EDK工程中添加了DDR读写测试的IP核（此ip核是开发板自带检测DDR是否正常工作的例程），按我的理解接下来是在SDK中编写ddr的初始化文件使得视频流能够存储到ddr中。请问不知道这样是否有错?

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