关于verilog中parameter定义的常量

verilog中有一个顶层模块A，包含子模块A1和A2。
现在A1中需要将一个N位的数据传送到A2,为了方便，将N用parameter来声明。
在A1和A2中分别用parameter来声明这个N，那么以后改动N的值时，就需要改两次。
有没有什么办法可以只用parameter声明一次N，子模块A1和A2中就能直接用这个N呢?
单独将这些常量的声明写到一个文件中，在每个子模块文本中include一次，或是在顶层模块中声明这些常量?
本人新手，不知具体如何操作?请各位不吝赐教！

   在顶层声明一个parameter，例化A1和A2的时候，让他们的N分别都等于这一个参数，那么以后只需要改这一个参数就可以了。

    那就相当于子模块中的N声明为一个input了?

   不是，子模块不用改动，只需要改动顶层，例如以下的样子。top.v
parameter AA;
A1 #(N=AA) inst_a1;
A2 #(N=AA) inst_b2;

    谢谢！

    小编，你好！按你的方法试了，但是用quartus II compile会报错。
    如果仅仅只是将top中的parameter按照子模块中的顺序给入（如 A1 #(AA1, AA2) inst_a），则compile OK，只能这样么?

   记得还有个语法叫defparam，你找找看怎么用，也可以解决问题的。

    多谢