求解答，怎么用verdi打开一大推VHDL文件！

最近要看一个模块的代码，有一大堆。

我这边有 一大堆的 VHDL代码，关系比较乱。
用vi看 很费劲。

能不能用verdi打开看vhdl代码? 层次比较清晰。

我开始，写了个filelist.f，用 verdi -f filelist.f  有错误。

不知道 怎么回事?
没用过 verdi 打开 VHDL。

求用过的大神给解答下，我良辰必有重谢！

最好能有，详细说明！

   VHDL 有库的概念，先要将VHDL文件用vhdlcom编译成库，然后在verdi里面导入库文件就可以了。
如果是verilog和vhdl混合工程，VHDL的用vhdlcom编译，verilog用vericom编译，然后再在verdi里面导入即可。

这位大哥，vhdlcom 是一条命令吗?还是一个 工具?
小弟不太懂！

还有，怎么操作，能不能 稍微说下！

小弟良辰必有重谢！

是命令。
vhdlcom -f vhdl.flist
vericom -f verilog.flist

   这位大哥，生成的库文件 是啥格式，后缀名是啥?
还有，生成了库文件，  是打开verdi软件后，手动加载，还是 用命令 加载?
谢谢，请指教！

   编译后，默认会生成一个work.lib++的文件夹，然后打开verdi手动加载，有个from library的选项