用DC做综合，critical path也会变吗？

时间：10-02 整理：3721RD 点击：

请教各位，最近我在用design vision做综合时，当clock设置为10ns时，timing report显示的critical path是某一个乘法器，当clock设置成4ns时，timing report却报告critical path是另一个乘法器，两次的slack显示都为0。请问大家有遇到过这样的情况吗?
还有一个问题，如果我想知道我的设计在DC里面最快可以跑多快，是不是把clock设置小一点，然后再用clock加上负的slack就可以了，即clk_max=clock_set+slack
提前谢谢大家！

希望有经验的大神分享一下，为什么设置不同的clock会出现不同的critical path?

slack为0的都不是critical path，收到负为止
【如果我想知道我的设计在DC里面最快可以跑多快，是不是把clock设置小一点，然后再用clock加上负的slack就可以了，即clk_max=clock_set+slack】------就是这样

多谢！我让design vision 报告了一下100 worst path, 发现在很紧的clock下，很多条path的slack都为0（理论上的critical path也在里面）。
还有一个问题，DC可以在综合完之后，设置指定的运行频率，报告power吗?

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