请教systemverilog constraint

时间：10-02 整理：3721RD 点击：

class ctrl_seq_cfg extends ctrl_seq_base;
rand bit [13:0]                   data0;
rand bit [13:0]                   data1;
constraint c_data0  { data0  <= 14'd4096; data0  >= -14'd4096;}
constraint c_data1  { data1  <= 14'd4096; data1  >= -14'd4096;}
请教，定义位宽为14bit的数据rand bit，是不是就不能限制 data0  >= -14'd4096;
如何解决这个问题呢?应该如何定义，保证是14bit，然后限制data0  >= -14'd4096;?

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