FPGA内部分频时钟作为全局时钟，如何写UCF

已知烧在FPGA中代码所用的输入时钟B为FPGA开发板晶振A分频产生，也就是说A为FPGA实际输入时钟，B为代码所用的真实全局时钟。
为了减少时钟B在各个逻辑路径的skew，请问该如何用ISE对UCF写约束?（BUFG如何插入B中?）
谢谢大牛们！

用MMCM或是PLL产生，然后直接连BUFG，这样无需约束。工具会自己推导。
若是手写RTL代码，然后连接BUFG，需要加create_generated_clock的约束