xilinx ISE A7在map的时候时间非常长

小弟最近在做一个项目，用的是XILINX 7系列的XC7A200T，资源占用的话，reg大概30%，LUT大概45%，用synplify综合。综合的时间不是很长，10分钟吧，但是map的时间非常长，大概20多个小时。
如果减少一下资源，reg大概25%，LUT大概25%，那么从综合到生成bit，总的时间也就1个小时的样子。
请教各位大侠，map时间超长是怎么回事啊?有什么改进措施吗?

这和你想要达到的时钟频率有很大关系的

   基本上是时钟频率和逻辑资源两者的影响。map的流程基本上就是先映射所有的综合网表到FPGA资源，然后分析时序，时序不满足会重新把不符合时序的部分尽量重新映射（map），基本上会一直是这个循环的过程。  map非常慢，你还是需要检查资源的使用情况，用于逻辑的LUT虽然使用不多，可是是否用于布线的LUT比较多呢，你可以参考slice的使用报告，看看总的slice和LUT是否被用光了。
  另外，有时候用lut来布线，我认为有两个原因，一是的确需要的布线资源不够用，用LUT来替代，另一个情况是FPGA固有的布线资源非常紧张，为了满足时序，不得不用LUT来替代。
  还有，我见过的一种情况是，整个FPGA方案里只使用某一个bank或者附近的IO，然后时序要求又非常高，可是那一个bank附近的FPGA资源又有限，导致一方面又要将尽量多的网表放到FPGA的那个bank相邻的区域来满足时序，可是那一块的资源又不够，这样导致map无法满足时序要求。所以，工具就一直重复map的过程，导致时间非常长。
   我能想到的可能就是这几个原因，无论如何，都是要优化你的FPGA设计（包括时钟,复位方案和接口部分资源分配），甚至是优化原始的RTL代码。

   请问小编哪弄的这个板?

   我也想问这个，A200T，市面上没看到过公开的板子，DIGILENT有一块A100T的开发板

   digilent有个video板（可上英文网站查看），用的这颗芯片，但是那个FMC接口不好搞，个人想弄个扩展板的话太难了，其它一些门数稍大的板也有这个问题。
  另外这家http://www.trenz-electronic.de/embedded-produkte-fuer-den-industriellen-einsatz.html 有A200的板，麻烦的也是插座比较特殊。

我的板子的时钟是65M，应该不算很高吧。

谢谢谢谢，根据小编的宝贵建议，我再看看有什么地方我没注意的，有消息我再发布。

统一回复 4 、5 、6楼，板子是我们公司自己做的。

补充一下，工程中没有使用 除法器IP，使用了乘法器IP，MAP的时候，基本停留在 Phase 8.8 Global Placement

将工程导入vivado中，时间大概只要几十分钟。

换vivado试试