请教一个xilinx 时序约束的问题

最近的项目，结果老是出不来。在ucf中添加约束后，时序报告显示都满足建立时间和保持时间，始终频率也满足设计要求，但是结果还是出不来。如果添加了时序，报告也不提示错误，是不是可以说明设计的时序都满足了要求呢?
做了功能仿真，结果正确。但是做翻译后仿真、映射后仿真，布局布线后仿真，都出不来结果，是时序的问题吗?

ise只检查同步时序问题，异步的不会报。是不是异步逻辑，比如跨时域没处理好。