fpga开发的扇出问题

时钟扇出太大会影响 clk_skew，但是在FPGA中，由于bufg的作用，clk_skew会很小。只要你的时序分析通过了，就无需多注意扇出的问题。

   谢谢，我有个问题请教一下   我的模块发现很不稳定，之前有个减法，运行不稳定，后来找到之后，修改成加法就稳定了，都不知道原因是什么?就是碰运气。
   请问大概的原因是什么?通过什么方法可以检查出问题所在?

你好
不稳定的现象是什么样的，加法和减法应该用到的逻辑资源是差不多的。
你的时序过了没有?

同意LS的，加减法在实现上是一样的，你注意过signed, unsigned类型的处理没?另外还有溢出的处理，A-B，如果A小于B呢?如果是相加，溢出了呢?

VIVADO 下遇见这个。 时序通过，硬件功能不正常， 代码中使用复用保持特征字， 功能才正常。