刚开始学习verilog ，遇到一些基础问题，请求帮助~

时间：10-02 整理：3721RD 点击：

1,关于延时的语句里面#（1:2:3,4：5:6）这里面最大值，最小值是指的上升沿或者是下降沿是在1~3之间波动的吗?中间的典型值又是什么意思，还有好像除了上升沿和下降沿意外好像还有一个延时?
2，在always语句里面是否可以定义整型数?
3，generate和initial比有什么不同?为什么不能用initial代替生成块呢?generate中的展平时什么意思?
4，双向开关为什么没有延时?
5，task可以在不同的always或者是initial中被同时调用吗?
6，关于多通道描述符以及单通道描述符以及他们的区别。
7，透明锁存器是什么，怎么理解?

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