Verilog编程求助

你至少告诉大家，你用的是什么总线，大家才能帮你啊。
至于你说的顶层，指的是testbench吗?

   总线模块，这里你指的是什么总线，AMBA吗?你可以去参考具体的总线协议和你实习的公司应该有现成的关于那种要求的总线的实现代码。关于顶层怎么写，建议你找一本verilog的书看看，另外，问一下公司里面的员工。他们应该非常清楚。这些问题在网上问反而容易描述不清，而且不好回答。

谢谢，以前没接触过总线，还是谢谢你，我再查查资料。

頂層也又就是testbench,是設計來測試你所寫的design的
總線 : 有很多種, 例如ARM　公司所推的　ＡＭＢＡ　　（ＡＰＢ／ＡＨＢ/ＡＸＩ） 或是 openrisc 所推的wishbone

说的太粗略了，没法帮你啊。

我现在大体理解了顶层。

   就是设计一个计数器，但不是像书上的那样简单，需要一个顶层来调用总线模块和CORE模块，然后对两个模块进行RTL级描述。

说的太粗略了

公司要求这么低