PCIe各模块之间的关系是怎样的？

假若我要设计一个PCIe接口的数据采集卡，pcie硬核、SERDES、和自己设计的模块之间的关系是怎样的?一定要Avalon吗?Xilinx的除了那个Avalon总线外有何不同?我想象中的模块关系图如下，希望高手答疑，谢谢！：

altera的不熟悉，XILINX的清楚，
基本如你所画的，但是FPGA与PC之间只有SERDES连接的，串行嘛，四根线就OK了，没有额外的总线控制。
XILINX现在的接口是基于AXI的，也不能完全说成是AXI，是TLP层级的接口是AXI样式的，你按这样的格式去给更底层发数、读数，PCIE的HEADER、DATA等都要自己完成。
而我们通常意义上理解的AXI接口就是W或R的ready, valid, data, address等直接连接就传过来了。

谢谢eaglelsb的解答。

具体细节！

帮顶！

xilinx有avalon?