Verilog编程中，编写testbench时

Verilog编程中，编写testbench时，我想编写一个模块module，读取一个文件（1.txt）中的数据，该文件里面有三行三列共9个数据，每个数据的值在0-255之间，我想把每个数据中小于128的都置为0，大于128的数据都置为1，处理后的数据再写入到2.txt文本文件中，这个模块没有其他的输入输出，请问如何写，非常感谢大家。

粗略的写了一个例子，没编译过，你参考一下吧。主要用到的几个verilog函数都在里面了。
integer fp1, fp2, num;
integer data1, data2, data3;
initial begin
  fp1 = $fopen("1.txt", r);
  fp2 = $fopen("2.txt", w);
  while(！$feof(fp1)) begin
    num = $fscanf("%d %d %d", data1, data2, data3);
    // update data1, data2, data3
    $fwrite(fp2, "%d %d %d\n", data1, data2, data3);
  end
  $fclose(fp1);
  $fclose(fp2);
end

非常感谢