fpga实现tdc，锁存延时链数据时候的亚稳态处理
时间：10-02
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在使用fpga中的延时链来实现tdc时候，在对延时链输出数据进行锁存时，由于临近时钟边沿的输入数据变化违背了触发器的建立和保持时间，导致触发器进入亚稳态，不知哪位大神能否赐教，这个亚稳态怎么处理！很着急！
请问，你解决了么?我也在弄这个
719302559我现在也在做类似的东西，方便加个QQ一起讨论么?
您好，方便加QQ719302559一起讨论么?