FPGA程序烧写后短路
请大神们多多指教，谢谢！
程序有问题不?
昨天烧的程序不是最终的，有4个未定义的管脚连接到MAX3232上，ISE里我设置的是未定义的IO管脚下拉，MAX3232的供电和FPGA的3.3都由一个电源提供，不知道是不是这个问题造成的短路? 现在V5上烧的程序是从以前V2上生成的，改了下管脚，重新生成了IP核，准备再重新烧写下，我打算先用JTAG方式烧，看看是不是还会短路。
现在在想原因，怕烧写之后再短路一块板子。FPGA程序不对难道会造成短路吗?
感谢回复！
我理解应该还是硬件设计问题， 如果未定义管脚，没有分配，应该是三态。 主要查一下使用的关键，烧写后，就从三态变为输出0或1了。是不是这样0，与1有关系。其次看看，信号翻转后，电磁干扰，导致一些硬件不能正常了
感谢回复！我明天打算在新的板子上烧个空程序，只给测试点赋值0和1，看是否还短路，不知道这个方法可不可行?
可能是硬件电路问题，电源模块等供电设计或者焊接问题，烧些代码只是个巧合
你说的短路是用万用变测试的吧，你还记得当时短路时的等效电阻吗，多少欧姆
短路的板子把电源模块拆掉就不短路了，是烧写错误程序导致IO口和外围的DSP等冲突导致烧坏了电源模块吗，不是很清楚。
貌似是程序问题，我在新板子上烧写重新生成的（原V2系列FPGA的程序）程序，没有出现短路，不过目前功能还没调通，估计程序直接用在V5上有点小错误，在找原因。程序里只用到了FIFO的IP核，由于版本不对，需要重新生成，其他的VHDL代码移植应该没问题，在找不能实现功能的原因。
我记得短路电阻基本是0。
您用过XILINX的V5系列的FPGA吗?
我用的是XILINX V6，这些都属于大功率的器件，电源模块直接用万用表测试的话，可能是“短路”，其实不是短路，不同的万用表的相应不同，有些在30欧姆以内万用表就相应短路，比如X86的COMe的12V电源模块用完用测试就是“短路”，但是实际是正常的。
我明白您说的那个意思，我板子上1V和地的电阻很小，用万用表测也报警。但是之前3.3V确实短路了，上电后电源模块输出不是3.3，是0.7左右，电源模块烧坏前静态测量也不是短路。 我想问下，您用过生成的FIFO核吗，我现在把以前V2的程序移植到V5上，代码应该可以直接移植，不过V2生成的异步FIFO6.1在V5上不支持，V5需要重新生成IP核，结果发现功能实现不了，可以确定硬件电路没问题，程序也烧写进去了（通过给几个测试点赋值确定的），您知道什么原因吗?
我没有移植过V2到V5，但是我移植过V5到V6。我认为你可以这样确定。你打开V2和V5的fifo生成过程的界面，对比一下差异和生成后.v文件，看一下接口等不是不一样，V2的fifo这些核应该能被高版本的兼容。你用你的工程确定一下
您好，目前初步排除FIFO的问题，我把V2上的FIFO核也用新版FIFO重新生成，结果V2的板子功能是正常的，目前还在找V5的板子功能不能实现的原因。请问下，您移植V5到V6的时候，程序有什么改动吗?
fifo没有改动，PCIE等大的IP核需要改动。
上一条忘记说明了，大的ip核需要重新生成，一下，接口可能就要变了
好的。目前还在调试中，发现FPGA和DSP之间通讯有问题，感觉原因可能是V2和V5速度不一样，V2选的是中速（2），V5选定呢也是中速（5），感觉是不是时序有点问题。
板子调通了，不过之前板子不通的明确原因还没有找到。我以前程序是在ISE10.1下生成的，当想用chipscope看下数据的时候，发现以前这个ISE没有装CHIPSCOPE，而且我新下载的CHIPSCOPE也装不上，然后我就重新下了个ISE13.4，结果重新生成工程之后，程序大部分功能实现了。当我在程序里加了一些测试点，把生成工程时用的VHDL文件（真正工程里的VHDL文件只改了下FIFO的信号名）删除后，发现程序功能全部实现。不明白是什么原因导致之前板子不通，在找原因。