求助逻辑门的延迟问题！大神来帮下我！

关于  与  、或 、 非 、 异或 逻辑门
这几个门 的延迟 的比例 大概是 多少?在同一尺寸下。

例如，设 非门 延迟 为1.
那么 ，其他的门的 延迟 是多少?
最好，那位大神知道，把参考文献 也 说下！
爆谢！

不同门的延迟没有做过具体研究，但是逻辑门的延迟在现代逻辑设计中已经不是延迟的主要内容，现在的焦点是互联延迟。逻辑延迟除了跟尺寸、速度等级、线程等有关系外，还跟环境因素有关（比如温度、电压）。更为悲剧的是，同一个门不同编译也许延迟会有巨大差异，道理很简单，拿LE来举例，一个2输入与门，这两个输入可以选择查找表的4个输入中任何两个输入，而LUT的不同输入端的延迟都有比较大的差异，以altera为例差距可能为100ps到300ps不等。所以不同编译会造成门的延迟会有差异。
现在FPGA中的逻辑单元更加复杂，出现了超过4输入的查找表。

那在同一 环境下，  这几个门  有没有 一个 大概 的 延迟 比例?
或者 经验 值?

逻辑门的延时与负载有关系，一般计算采用逻辑功效法来估算。