基于UPF的低功耗设计，在综合过程中的level shifter的插入问题

时间：10-02 整理：3721RD 点击：

我综合的工具是Design Compiler，利用DC的时候，首先将时钟设置成为dont_touch，这样DC就不会再时钟线上插入buffer,等到后端的时钟树综合时，再插入buffer。
但是，这样的话，不同power domain之间的clock之间也不会插入level shifter，DC就会报warning。
请教大神，时钟信号在UPF的设计过程中该如何考虑?

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