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DC做完STA,slack大于0,可是综合后仿真不对

时间:10-02 整理:3721RD 点击:
一个电路,时钟周期10ns,DC综合后,时序分析setup slack > 0.1 holdup slack > 0.4
可是用vcs对综合后的netlist.v调用smic18.v库文件做功能仿真时,tb中的时钟周期设为10ns输出全是x,20ns-50ns部分正确、部分x,
直到放慢到60ns的时候,结果和rtl仿真时的结果完全一致,只是输出多了时延。
这让我很不理解,这个不出意外,就是setup holdup的问题导致的吧,为什么会这样?
如果是setup和holdup导致,dc在check的时候slack就应该小于0啊

1)如果放慢时钟仿真结果正确,应该是setup time问题
2)不知道你是否用prime time分析过是否有slack,如果ok的话,可能有两种情况
  1>sta coverage不够或constraint有错
  2>反标的sdf有问题,因为sdf的delay可能会和STA看到的不一致,特别是在clock(sta think it as ideal network)和reset pin(usual be set as false path)上.clock和reset pin通常有非常大的负载,如果不特殊处理的话(将 dealy 设为0),写sdf会有很大的延时,从而使仿真出错,这种情况通常用反标的SDF再做一次sta就可以检查出来了

用sdf也能做STA?



   你说的那个问题我觉得只要设置set dont touch network即可
   我已经查出问题了,我反标的sdf文件出了问题。



    primetime可以载入sdf文件的,dc貌似没这个功能吧?
    后端提取连线延迟后的sdf就是这样载入,做sta的,否则后端布线后的STA用什么做?



   我们的是用feedback的sdc+spef做STA的,在这个过程中写出sdf。   是不是意味着pt虽然读入了spef,但没有直接用spef的信息做STA?而是先将spef转化为sdf再进行STA?
   你所说的是不是sdf+sdc做feedback STA?还用spef吗?好像sdf的信息比spef要少一些,那么对STA会不会有什么影响?不知你有没有做过这方面的对比实验?

primetime可以读sdf也可以读spef,一般来说,用spef看到的结果更准确.在我们的流程种,用sdf做STA主要是保证仿真(综合和feedback都会做)用的SDF没有问题,因为仿真工具通常只能吃SDF



    学习学习了!

学习了

不错 学习debug 经验

仿真多半没有读入SDF文件。

从中学到很多,非常感谢!

kkkkkkkkkk

本人看了也学到好多动动,谢谢

讨论的确实很深入,希望多一些这样的技术贴

你gate sim多半没有读入*.sdf文件。导致每个cell的delay在仿真的时侯都是1ns(cell library default徝)。所以仿真出错。

学习了,谢谢大牛

学习了,谢谢大牛

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