请教一个verilog宏引用的问题
时间：10-02
整理：3721RD
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`define ABC 3现在我要用3_，请问在引用`ABC的地方怎么实现3_?
我只是简单化了这个引用，因为实际例子里面很多这样的引用，我不可能把`define ABC 3改成`define ABC 3_。
先谢过各位了。
我只是简单化了这个引用，因为实际例子里面很多这样的引用，我不可能把`define ABC 3改成`define ABC 3_。
先谢过各位了。
引用的时候直接使用`ABC_就可以了