Verilog工程拆分

按功能建两个工程，将相应的代码文件放到相应工程（估计得做点修改吧），如果片子换了的话，修改系统属性。修改约束文件（主要管脚约束）。编译、生成实现bit文件，下载就OK了。

那个工程特别大，而且信号特别多，有没有工具可以用来完成拆分呢

   不造哎。

同样表示感谢

好像有个工具叫做Certify，可以将大工程自动分割到多个FPGA中实现，不过具体我也没用过。

有这样的工具?6楼能否提供链接?

   多谢多谢，我去找找

工具可靠吗

YOUYONG........

不能依赖工具，简单重复的性的工作可以使用，这个大的一个工程，建设有这么一个工具吧工程分开了，但是你有不知道它是怎么分开的，后期修改BUG或者维护怎么办，到时候你还是看代码。
分开工程，你可以按功能或者按照当前TOP中代码情况分开。考虑信号的高低速性质等因素分开。