一个ise ucf基本时序约束问题

时间：10-02 整理：3721RD 点击：

请问下offset in after和before有什么区别呢?是不是和dc的max min一样，一个check setup一个check hold?

好像一般都是offset in before/out after
然后用valid去check hold 为什么呢?

问题来源于PCB板输入时钟和数据的不一致。需要调整时钟或者数据相对位置，符合FPGA内部时钟数据采集的建立/保持关系。如果PCB布线到位，不用关心这些。如果PCB布线长度严重出问题，FPGA尽量调整时间偏移，如果还不行，只能降低数据速率。去年遇到过 150MHz 40-bit 数据进FPGA，始终出问题，降低时钟为74.5MHz，通过。 PCB布线长度问题导致。

飙尘哦

哥哥哥哥哥哥哥哥哥哥哥哥哥哥哥

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