altera的DDR2 HPC IP核求助，已经被altera虐疯了

控制器的设置为CL=3,burstlen=8；half rate；burstcount为64，我使用signaltap抓自带的example例子的信号，发现读出ddr2的数据总是错误的，这几个关键参数我都修改过，但是得到的结果仍旧是这样的，使用quartus9.1sp1调试，已经调了两周了，还是解决不了这个问题，求助各位大哥了！

友情帮顶~

只用同一个测试数据，测下硬件管脚各电平是否正确?

有没有调整控制器时钟相位?sdram可以调整控制器时钟相位，ddr可以试试。

altra 控制器生成指引界面，有一个ddr memory的属性选择，用来来指导控制器生成对应的代码来操作外部ddr memory，这个属性要与片外ddr memory的一致，不然的话就会产生错误的操作ddr memory时序。这个有没有注意?

有几个DDR2能跑CL3啊。

有参考设计啊，加油

我用signaltap只能抓到DQ信号，除了DQ信号以外的引脚信号都抓不到
谢谢指导

时钟相位我没有调整过，我用的默认值，但是这个不应该是主要原因吧
谢谢

memory设置我基本可以保证是正确的，因为我是按照开发板例程设置的，这个例程可以工作，而我自己生成的IP核甚至用altera的example都不能读出正确数据谢谢指导

我将CL改成4、5、6都试过的，6已经是最大值了，并没有改变我的错误读数现象

大牛们呢、?指导一下撒

触发条件设置有问题，没抓到相应的点上

同问，帮顶

IP沒搞過
不過看起來因該是向位沒對其到
看是哪設定有問題
不然就自己組~我都是自己組
發現ALTERA在DQS的MEGA FUN有錯誤
這在好幾年前用時就發現
有回應給原廠~原廠告知在某信號加反相就搞定

顶 学习了

   前辈 我遇到了同样的问题。你是怎么解决的 求指教