保持时间违例？明明是异步FIFO隔离了为什么还要分析时钟域。

Paths for end point APP2MIG/rddata_queue_chan1/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[1].wr_stg_inst/Q_4 (SLICE_X130Y185.A5), 1 path  --------------------------------------------------------------------------------  Slack (hold path):       -2.966 ns (requirement - (clock path skew + uncertainty - data path))    Source:                APP2MIG/rddata_queue_chan1/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_pntr_gc_4  (FF)    Destination:           APP2MIG/rddata_queue_chan1/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[1].wr_stg_inst/Q_4  (FF)    Requirement:          0.000ns    Data Path Delay:      0.271ns (Levels of Logic = 1)    Clock Path Skew:      2.990ns (5.785 - 2.795)    Source Clock:         W_app_clk rising at 5.000ns    Destination Clock:    APP2MIG/W_mig2_ui_clk rising at 5.000ns    Clock Uncertainty:    0.247ns
两个clk的频率都是200M，那么问题来了，
问题1：用一个异步FIFO隔离了两个时钟，为什么还要分析两个时钟域之间的时序?问题2：为什么wr_clk和rd_clk都是rising at 5ns ?

如果你确认是异步的，并且做了处理，需要下"set_false_path"的constraint.
每个工具的语法可能稍有不同。

大哥，约束里面设置TIG了吗  ? timing  ignore

XILINX的UG179有讲~对这个问题不需要关注~tig掉就行了

嗯..........................