关于ALTERA DDRIO 时序约束问题

时间：10-02 整理：3721RD 点击：

我有一个250MHz的DDR ADC 输入给FPGA，FPGA端我用了ALTERA的DDRIO IP模块接收250MHz的DDR ADC 输出然后转成并行数据，再用一个寄存器通过250Mhz的时钟寄存DDRIO输出的并行数据。DDRIO的输入直接来自ADC输出，FPGA内的250Mhz来自PLL(PLL的输入时钟由ADC提供)。我做时序分析的时候发现DDRIO输出和下一级寄存器之间有4.8 ns的延迟，主要是通过了ALTERA的logic_cell_comb (Feeder)。所以我的问题是DDRIO和寄存器之间没有任何datapath只是一条线连接，为何altera给我综合之后要通过logic_cell_comb? 像这样的情况能有什么办法解决，让我的电路能跑到250MHZ?谢谢

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