关于FPGA的RAM核管脚问题
时间：10-02
整理：3721RD
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现有一电路，fifo连接FPGA，由fifo出来的数据直接送给FPGA，但是因为数字信号不好观察，因此想通过FPGA里面的RAM存储数据，然后后面模拟一个DA，观察信号。问题是RAM核的地址管脚和时钟管脚应该怎么连接?
时钟需要连FIFO的输出时钟，地址你自己控制的啊
那能不能不用RAM或者ROM，直接写一个DA转换的程序，将fifo的数据转换成模拟信号，然后从FPGA的一个IO口输出。
FPGA里有模拟数据?
不是模拟数据，是fifo过来的数据。
FIFO不是FPGA里的软核吗?