fpga时序约束问题
时间：10-02
整理：3721RD
点击：
如果FPGA和外面的原件没有通信，那么input delay 和output delay怎么设置，设置为0吗?
意义何在啊，为什么要设置
不明白问的是什么意思
input delay 和output delay不是用来定义外面的部件到FPGA的输入输出引脚的延迟时间，所以如何设置他们呢
flase path