ISE 布局布线问题，建立时间有问题
我现在用的是250M报 ，可是布局布线的时候报告建立时间有问题，
我想问一下这个时候修改约束可能修改成功吗，之前没有关注过综合后的console里面可以显示的最大时钟频率。
我们要求尽量跑250M的，求有经验的人指点一下，是不是该放弃这么高的频率，
求指点，这个建立时间的问题，纠结了一周了，接触了一下布局布线，越固定反而违例越严重，伤不起，可能FPGA工具用的也不熟悉，以前只接触到综合，很少后面遇见问题。
只有一个时钟域?
在ucf里面约束时钟为250Mhz，如果STA通过的话，就可以跑250MHz
可以约束到250MHz看结果，通过就没问题
不通过的话就要看关键路径了，优化路径能提高主频，但不是无限制的提高
就是布局布线的STA，有时序违例错误，基本都是建立时间的错误，slack为负值，而且到达2ns,250M的话 ，周期也就4ns，这个还有没有希望进行优化，不修改代码的话，谢谢，
也通过流水线改过关键路径，可是修改一个后，还有其它的，我想不修改代码通过设置什么的可不可以跑起来，还是这套代码只可以跑到150M，一直是布局布线的时候，建立时间的问题，，布局布线后显示的最大频率也是150~170M左右，和chipscore的深度有点关系，这个频率怎么提高?关键路径怎么修改?谢谢
现在只有一个时钟域，一个就通过不了，两个更麻烦。谢谢
那个片子?资源用了多少?
vc707 资源不是问题
看看是不是真path，如果是真path，你的设计允不允许multicycle之类的
这个问题会不会影响上板子，上板子chipscore说 wating for core to
be armed ，谢谢
时序有问题还强跑在高频的话，是会出现奇怪问题的
如果想测试功能，可以降主频测试，如果非要达到250MHz主频，如果不能设置多周期路径和失败路径
那么就得修改关键路径了，关键路径太多的话也得改，
实际上这个问题是最开始设计方案的时候没有考虑周全，所以现在会返工量很大
吃一堑长一智吧
是啊，所有亚稳态问题，上板子确实都会有问题的，没遇到是因为实验室环境而已。
到Xilinx官网搜索 ug612时序收敛手册。一般两种方法：修改代码；修改编译选项。使用SmartXplorer工具试下，看看工具能不能解决，不能解决的话考虑上述两种方法。跑250MHz的频率还是蛮高的，不知道设计规模大不大，用的片子是哪个系列。
vc707 板子还行，代码量类似于PCIE协议+DMA这么多，竟然上板子的时候没有时钟，这个时钟指的是高速串行恢复出来后用户用的时钟，，。
chipscore的时候，时钟没有恢复出来奇怪。waiting for the core to be armed，但是如果用系统时钟的话，不提示这个，但是没有数据。
小编你好 问题怎样解决了啊?遇到了同样的问题，可否告知下 谢谢了
250MHz主时钟确实是我见过比较高的设计了，如果setup time的slack有问题，有可能是关键路径数据延迟较大造成的，如果不想大规模改动代码的话，看看你的设计模块里是不是经常好几根wire连着用，尤其模块的输入输出，这样会造成数据延迟，换成FF；还有不知道为啥非要用250MHz，如果降低时钟频率增加数据并行路数，对你项目有影响不?
赚积分来了